《电讯技术》，不收费还发稿酬的权威期刊、核心期刊！

首页 期刊视频编委会征稿启事出版道德声明审稿流程读者订阅论文查重联系我们English

引用本文：

许林峰.高速RS(204,188)译码器的FPGA实现[J].电讯技术，2007，47（4）：152 - 155. [点击复制]
.FPGA Implementation of a High-Speed RS(204,188) Decoder[J].，2007，47（4）：152 - 155. [点击复制]

本文已被：浏览 3070次下载 49次	码上扫一扫！
高速RS(204,188)译码器的FPGA实现

0 字体:加大+\|默认\|缩小-
()

摘要:

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.

关键词: 数字视频广播 RS(204,188)译码器流水线 BM算法现场可编程门阵列硬件描述语言

DOI：10.3969/j.issn.1001-893X.

投稿时间：2006-12-13修订日期：2007-04-16

基金项目:

FPGA Implementation of a High-Speed RS(204,188) Decoder

()

Abstract:

A RS(204,188)decoder is implemented with FPGA at 75 MHz clock frequency,which is widely applied in digital video broadcasting(DVB)receivers.The 3-stage pipeline architecture is adopted to increase speed.The decoder is optimized to reduce hardware consumption according to Berlekamp-Massey(BM)arithmetic.

Key words: DVB,RS(204,188)decoder,pipeline,BM arithmetic,FPGA,HDL