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引用本文：

段营,戎蒙恬,孙劲飞,诸悦.基于锁相环的时钟相位插值电路设计与实现[J].电讯技术，2007，47（3）：45 - 47. [点击复制]
.Design and Realization of a Clock Phase Interpolator Circuit Based on PLL[J].，2007，47（3）：45 - 47. [点击复制]

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基于锁相环的时钟相位插值电路设计与实现

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摘要:

千兆以太网收发器模拟前端的时钟恢复电路要求锁相环(PLL)能够提供"128相"等相位差的时钟信号.为了满足此要求,设计了一种相位插值电路,它在不增加四级VCO级数的基础上,对其输出时钟的相邻相位进行16插值.仿真结果表明,该插值电路使PLL的输出时钟相位从8相增加至128相,证明了电路的有效性.

关键词: 以太网收发器时钟恢复电路锁相环相位插值压控振荡器

DOI：10.3969/j.issn.1001-893X.

投稿时间：2006-07-19修订日期：2006-12-05

基金项目:国家自然科学基金 , 上海市科委资助项目 , 上海-应用材料研究与发展项目

Design and Realization of a Clock Phase Interpolator Circuit Based on PLL

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Abstract:

The timing recovery circuit in the analog part of 1000 Base -T Ethernet transceiver requires that the utilized PLL could provide 128 -phase clock signals within a single period. For meeting this demand, this paper presents a phase interpolator circuit which interpolates the two adjacent clock phases with a number of 16 while not changing the 4 levels of VCO. Simulation results show the effectiveness of this circuit which increases the output clock phases of the PLL from 8 to 128.

Key words: ethernet transceiver timing recovery circuit PLL phase interpolator VCO